生活在信息時代的我們，處處都可以享受到數(shù)字構(gòu)成的虛擬世界帶給我們的方便快捷。在這片繁榮的景象背后，連通虛擬與現(xiàn)實世界的不可或缺的橋梁紐帶就是
模數(shù)轉(zhuǎn)換器ADC（Analog-to-digitalconverter,ADC,A/DorAtoD），它將真實世界產(chǎn)生的模擬信號（如溫度、壓力、聲音、指紋或者圖像等）轉(zhuǎn)換成更容易處理的數(shù)字形式。
模數(shù)轉(zhuǎn)換器經(jīng)歷了幾十年的發(fā)展，產(chǎn)品不斷革新，目前種類多樣，常見的有逼近型（SAR）、Flash、流水線型（pipelined）、∑-Δ型ADC等多個種類。其中逼近型、積分型、壓頻變換型等主要應(yīng)用在對于速度和進度要求相對較低的智能儀器中，分級型和流水線型主要應(yīng)用在高速數(shù)據(jù)采集和通訊技術(shù)領(lǐng)域，脈動型和折疊型應(yīng)用在廣播衛(wèi)星，∑-Δ型ADC應(yīng)用在高精度數(shù)據(jù)采集的多媒體、地震勘探儀器、數(shù)字音響等領(lǐng)域。
ADC屬于模擬芯片中難度最高的一部分，被稱為模擬電路皇冠上的掌上明珠。
ADC國內(nèi)外發(fā)展現(xiàn)狀
ADC屬于模擬芯片中信號鏈芯片的一種，且從細分的子產(chǎn)品的角度來看，ADC是市場規(guī)模較大的最主要信號鏈產(chǎn)品之一，ADC/DAC市場規(guī)模占模擬電路市場份額比例達15%。受益于較長的生命周期和較分散的應(yīng)用場景，其技術(shù)隨著下游應(yīng)用如人工智能、信息通信、汽車電子等新興領(lǐng)域的發(fā)展一同演進。
當前ADC芯片的主要下游需求為通信設(shè)備領(lǐng)域（35%以上）、汽車電子（22%）、工業(yè)（20%）、消費電子（10%）。消費電子市場屬于低端ADC芯片，而高端芯片的市場包括有線/無線通信、汽車電子、軍工、工業(yè)、航空航天、醫(yī)療儀器等等。據(jù)Databeans統(tǒng)計，高端ADC芯片的單價是低端ADC芯片的數(shù)倍，高速率ADC占總出貨量不到10%，但是卻占據(jù)了行業(yè)接近50%的銷售額。
未來幾年支撐ADC芯片增長的主要驅(qū)動因素是5G、人工智能、物聯(lián)網(wǎng)、汽車電子等新興領(lǐng)域，這些領(lǐng)域所需的產(chǎn)品或技術(shù)對信號處理的需求（包括速度、精度、噪音等）增長迅速，在2019年全球模數(shù)轉(zhuǎn)換器芯片市場規(guī)模已經(jīng)達到38億美元，預(yù)計到2023年全球模數(shù)轉(zhuǎn)換器芯片市場規(guī)模將達到50億美元，行業(yè)發(fā)展?jié)摿^大。
全球智能汽車銷量的快速增長，預(yù)測2024年全球汽車半導(dǎo)體的市場將達428.3億美元。汽車的電動化、智能化使得單車對電源管理IC和信號鏈IC的需求量大幅增長，預(yù)計2024年車規(guī)級模擬芯片的市場份額將達76.4億美元、在汽車芯片中的占比也將由2020年的14.65%增長至17.84%。
參考中國聯(lián)通5G/4G密度比，未來我國5G宏基站建設(shè)總數(shù)至少在800萬臺以上，并且單個5G基站的ADC芯片使用就高達兩位數(shù)。5G基站需要性能在250Msps-1Gsps、14-16bit區(qū)間的ADC芯片。根據(jù)TI公司官網(wǎng)的產(chǎn)品列表顯示，符合性能條件的ADC芯片最低單價約11美元，最高可達65美元，以保守數(shù)據(jù)每個5G基站需要10個ADC芯片、每個芯片11美元進行計算，5G基站建設(shè)帶來至少8.8億美元的增量市場。
目前國際上ADC/DAC市場份額分別被ADI、TI、MAXIM、MICROCHIP等國外企業(yè)獨占，其中，ADI市占率約為58%，TI占比約為25%，MAXIM占7%，MICROCHIP占3%，難覓國內(nèi)企業(yè)身影。這些歐美的大型模擬集成電路供應(yīng)商采用IDM的經(jīng)營模式，從芯片的設(shè)計、制造、封測到銷售都自主可控，形成全產(chǎn)業(yè)鏈覆蓋；可以在協(xié)同優(yōu)化的同時，獲取各環(huán)節(jié)的商業(yè)價值。
隨著國內(nèi)電子產(chǎn)業(yè)的快速發(fā)展，以及政策加速國產(chǎn)替代的趨勢下，我國ADC行業(yè)也得到了快速發(fā)展，目前如芯?？萍嫉葒鴥?nèi)廠家在高精度ADC領(lǐng)域一定程度上實現(xiàn)了國產(chǎn)替代。受2019年TI、ADI等歐美企業(yè)限制向華為等中國企業(yè)供貨，加速我國模數(shù)轉(zhuǎn)換器芯片行業(yè)發(fā)展，未來我國ADC行業(yè)將向高端化方向發(fā)展。
詳解ADC內(nèi)部重要技術(shù)及架構(gòu)
比較器是很多ADC架構(gòu)中關(guān)鍵的一環(huán)，一個性能卓越的比較器在能效和魯棒性上都具有很好的表現(xiàn)，具體而言比較器需要通過電流再利用，減小漏電，更好的動態(tài)偏置和預(yù)放大增益來提高能效利用，在魯棒性上著重注意共模電平的變化。唐希源博士的論文[X.Tang,VLSI,2019]，提出了一款非常優(yōu)越的低功耗比較器結(jié)構(gòu)，擁有上述所有提到的優(yōu)點，其結(jié)構(gòu)如下所示。
唐希源等人通過引入浮動逆變放大器（FIA），進一步提高了能效。它采用了自然實現(xiàn)電流重用的CMOS輸入級，通過使用浮動存儲電容器為FIA供電，可以提供恒定的輸出共模電壓，從而延長預(yù)放大時間并增加增益。它還避免了負載電容器的共模放電，從而節(jié)省了大量能源。此外，電容器隔離功率使放大對輸入共模電壓和PVT變化不敏感。儲能電容器還提供了動態(tài)偏置，從而增強了前置放大器gm/ID。結(jié)合所有這些優(yōu)點，它實現(xiàn)了一個高效的動態(tài)比較器，與Arm strong鎖存器相比，其能效提高了7倍以上，F(xiàn)oM值僅有2.07nJ*uV2。傳統(tǒng)前置放大器具有速度快、結(jié)構(gòu)簡單等優(yōu)點，目前仍在廣泛應(yīng)用。當以節(jié)能應(yīng)用為目標時，F(xiàn)IA同時提供高增益、高能效和魯棒性，是一個很有前途的選擇。
SAR
SAR ADC因其工作原理為內(nèi)部模擬信號經(jīng)過多個時鐘周期，逐漸接近輸入值的結(jié)構(gòu)而得名。其中包括用于削減輸入信號的開關(guān)電容陣列，進行二分判斷的比較器、電壓參考電路、SAR邏輯控制器、子時鐘單元和非理想因素邏輯校準等結(jié)構(gòu)。SAR ADC的基本原理是利用二分法，每次進行信號和參考電平的大小判斷，用判斷結(jié)果改變下一次開關(guān)電容陣列的邏輯，將輸入信號有順序的削減，然后下一次與更小范圍的參考電平比較，從高到低試探性逼近信號所在數(shù)字量化的位區(qū)間。
除了設(shè)計節(jié)能比較器外，還可以利用SAR ADC的架構(gòu)級特性來降低比較器的總功耗。對于N位SAR ADC，其比較器需要觸發(fā)N次，但不同比較的噪聲要求不同。對于較小的比較器輸入，比較器噪聲需要較低，以確保正確的決策。然而對于較大的輸入，比較器噪聲要求可以顯著放寬，同時仍能產(chǎn)生正確的決策。在N次比較中，比較器輸入僅小于LSB /2一次。對于所有其他比較，可以放寬噪音要求以節(jié)省能源。然而，挑戰(zhàn)在于，我們不知道關(guān)鍵決策何時發(fā)生，因為它取決于未知的輸入。研究人員開發(fā)了幾種技術(shù)來解決這一問題。
一種解決方案是確定這個關(guān)鍵的比較周期，并相應(yīng)地降低其噪聲。Harpe等人采用判斷電路，通過將決策時間與預(yù)設(shè)計時器進行比較來確定關(guān)鍵比較周期。一旦確定了關(guān)鍵周期，它將多次重復(fù)決策并采用多數(shù)結(jié)果，從而有效地降低了比較器噪聲。等效地，它將比較器重新配置為低噪聲模式，以進行關(guān)鍵決策。以12位SAR轉(zhuǎn)換為例，5次多數(shù)表決將總輸入?yún)⒖荚肼晱?.95 LSB降低到0.66 LSB，SAR功率增加33%。為了實現(xiàn)相同的性能，傳統(tǒng)的模擬縮放需要將比較器功耗增加300%（4×功耗，2×降噪）。然而，與其他時域操作一樣，關(guān)鍵比較判斷器也會受到PVT變化的影響，需要校準。
另一種被廣泛采用的解決方案是在SAR搜索算法中提供冗余，這使得早期決策中的錯誤可以在以后得到糾正。通過杠桿作用冗余，它可以容忍轉(zhuǎn)換過程中的各種錯誤，如比較器噪聲和DAC設(shè)置誤差/噪聲，只要它們在以下冗余范圍內(nèi)，它將關(guān)鍵比較等效地重新定位到LSB決策。Giannini等人將冗余與雙比較器架構(gòu)相結(jié)合，如下圖所示。
包括冗余位在內(nèi)的最后兩位判決采用低噪聲比較器以確保轉(zhuǎn)換精度，而之前的（N? 1） 轉(zhuǎn)換依靠高噪聲但低功耗的比較器來節(jié)省能源。精細比較器的輸入?yún)⒖荚肼曉O(shè)計為低功耗比較器的一半。粗略估計表明，低噪聲比較器的功耗是低功耗比較器的4倍。與常規(guī)設(shè)計相比，所有N個判決都需要低噪聲比較器，這項工作只需啟動兩次，從而將9位SAR ADC中的比較器總功率降低約55%。然而，它受到兩個比較器之間偏移量不匹配的影響，必須進行校準。還可以提供大量冗余來糾正偏移不匹配。然而，需要在更重要的位中提供大冗余，這增加了低噪聲比較的數(shù)量，并導(dǎo)致低能效。
為了減少比較器偏移不匹配，Harpe等人報告了一種負載切換比較器，其負載電容器可以重新配置，以在低噪聲和低功率模式之間切換。通過在兩種模式之間共享比較器輸入晶體管，偏移失配大大減少。因此，它可以通過LSB提供的小冗余進行校正，并且不需要偏移校準。
Pipelined
Pipelined型ADC因其系統(tǒng)由多級子流水線電路交替工作，每一級流水線級包含MDAC和子ADC小模塊，其中MDAC是pipelined結(jié)構(gòu)的核心單元。系統(tǒng)由半周期采樣，半周期放大轉(zhuǎn)換的兩相不交疊時鐘驅(qū)動，相鄰兩級流水線級交替采樣和放大，實現(xiàn)逐級量化。在很多高精度pipelined ADC中，增益誤差和非線性等誤差往往制約ADC的精度，因而各類校準模塊是其性能提高的關(guān)鍵部分。
與SAR型結(jié)構(gòu)相比，pipelined型結(jié)構(gòu)具有速度快，精度高的優(yōu)勢，同時也有電路復(fù)雜，功耗高的缺陷。因此，pipelined型結(jié)構(gòu)一般適合于對功耗不敏感的高速中高精度應(yīng)用場景。
pipelined－SAR型ADC
考慮pipelined結(jié)構(gòu)速度快、功耗高，而SAR結(jié)構(gòu)速度低、功耗低等特點，在近些年研究中，兩者的優(yōu)勢結(jié)合的pipelined－SAR結(jié)構(gòu)被提出和大量采用。兩步式pipelined－SAR是最常見的實現(xiàn)方式，其包含兩級SAR結(jié)構(gòu)和一個多倍放大器的中間級，可以看作將流水線MDAC結(jié)構(gòu)的flash子ADC小模塊改進為SAR結(jié)構(gòu)，并且提升MDAC的量化位數(shù)，同時將后端的子流水線全部用SAR結(jié)構(gòu)替代。與pipelined結(jié)構(gòu)一樣，放大器會帶來較大的諧波失真，因此pipelined－SAR校準側(cè)重于放大器增益誤差和非線性誤差的校準。
pipelined－SAR結(jié)構(gòu)具有折衷的轉(zhuǎn)換率和相對較低的功耗開銷。目前在利用優(yōu)值作為ADC的結(jié)構(gòu)優(yōu)劣的評價系統(tǒng)情況，pipelined－SAR型的性能在幾類結(jié)構(gòu)中FOM值相比較好，也是近年來時間交織架構(gòu)下研究的熱門方向。
VCO ADC
VCO ADC是近幾年來提出的一種新型ADC結(jié)構(gòu)。其核心是利用VCO的電壓能夠改變其振蕩頻率的特點，把模擬信號首先轉(zhuǎn)換成時間信號，再通過把時間信號轉(zhuǎn)換成數(shù)字信號，完成模擬－時間－數(shù)字的轉(zhuǎn)換。
壓控振蕩器ADC與其他傳統(tǒng)模擬ADC相比，具有功耗低、面積小，響應(yīng)速度快的特點，可適用于G Hz以上采樣率的高速及超高速ADC設(shè)計。然而，由于輸出頻率與輸入電壓間的非線性關(guān)系，量化的線性優(yōu)化或校準通常是設(shè)計的難點。而且相比于其他幾種結(jié)構(gòu)，計數(shù)時鐘的抖動、模塊單元的失配對性能的影響也較為突出，盡管如此，利用VCO替代傳統(tǒng)ADC模塊的改進設(shè)計依然是研究的熱門問題。
總結(jié)
隨著移動物聯(lián)網(wǎng)、5G、生物電子醫(yī)療、自動駕駛等技術(shù)的發(fā)展，信號處理在各領(lǐng)域所處的地位愈加重要，處于傳感器終端的模數(shù)轉(zhuǎn)換器芯片重要性不言而喻，對模數(shù)轉(zhuǎn)換器ADC的性能要求也日益增高。但目前國內(nèi)做ADC的企業(yè)相對其他芯片企業(yè)仍然較少。
隨著祖國的日益強盛，科技水平逐步提高，在中國大力推動半導(dǎo)體產(chǎn)業(yè)發(fā)展的情況下，未來中國一定可以在高精尖ADC領(lǐng)域有一塊屬于自己的立足之地。
